Formation VHDL, conception pour cible FPGA

ORSYS INSTITUT

Non finançable CPF
Salarie
Présentiel
Public admis
Salarié en poste
Demandeur d'emploi
Entreprise
Étudiant
Prix
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Durée
28 heures
Pré-requis
Aucune connaissance particulière.
Localité
En présentiel
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Cette formation est disponible dans les centres de formation suivants:
  • 75 - Paris
Objectifs
À l’issue de la formation, le participant sera en mesure de : Appréhender le langage VHDL et ses multiples possibilités, Connaître la syntaxe et les constructions essentielles utilisées pour le design FPGA, Produire du code VHDL de qualité conforme aux contraintes liées à la synthèse de FPGA, Simuler fonctionnellement un design en lui appliquant des stimuli via l'écriture d'un test bench simple.
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