Formation VHDL, conception pour cible FPGA

ORSYS INSTITUT

Non finançable CPF
Salarie
Présentiel
Public admis
Salarié en poste
Demandeur d'emploi
Entreprise
Étudiant
Prix
Nous contacter
Durée
28 heures
Pré-requis
Aucune connaissance particulière.
Localité
En présentiel
Découvrez les localités disponibles pour suivre cette formation en présentiel.
En savoir plus sur les localités en présentiel
Cette formation est disponible dans les centres de formation suivants:
  • 75 - Paris
Objectifs
À l’issue de la formation, le participant sera en mesure de : Appréhender le langage VHDL et ses multiples possibilités, Connaître la syntaxe et les constructions essentielles utilisées pour le design FPGA, Produire du code VHDL de qualité conforme aux contraintes liées à la synthèse de FPGA, Simuler fonctionnellement un design en lui appliquant des stimuli via l'écriture d'un test bench simple.
Haut de page