Offre de Formation SystemVerilog pour conception et verification avec Advanced Logic Synthesis for Electronics

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Objectifs

- Maîtriser très rapidement le langage Verilog RTL en se servant des acquis VHDL.
- Comprendre les évolutions et les besoins qui ont conduit au Langage SystemVerilog.
- Apprendre et maîtriser l'ensemble du langage SystemVerilog hormis la partie objet (classes).
- Savoir utiliser efficacement le langage pour la conception RTL et pour la Vérification unitaire.
- Évoluer des techniques de tests unitaires vers des méthodes plus sophistiquées permises par les nombreuses extensions du langage.
- Les responsables de groupes pourront préparer efficacement les transitions méthodologiques.

Programme

- Fast-track Verilog for VHDL Users enseigne rapidement et efficacement le langage Verilog.
- Fundamentals of SystemVerilog for Design apprend à utiliser SystemVerilog pour la conception RTL (synthèse),
la vérification unitaire et les modèles comportementaux simples.
- SystemVerilog Assertions enseigne la partie du langage qui est dédiée aux différents Layers des Assertions, et permet d'en tirer
avantage pour construire des modèles et des règles de vérification.
- Module-based SystemVerilog Verification montre comment utiliser SystemVerilog pour adresser les challenges de la vérification
des designs actuels dont la complexité exige des bancs de test et des modèles sophistiqués.

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